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        FPGA邏輯工程師(嘉興工作)

        8000-16000元/月
        投遞簡歷
        四川-成都-武侯區(qū)
        1-3年 Verilog · VHDL · ModelSim · Vivado · MATLAB FPGA開發(fā)/驗(yàn)證經(jīng)驗(yàn)
        2025-12-14 14:35:08 更新 被瀏覽:110 次
        成都博宇利華科技有限公司
        最近在線時間:2025-12-14 14:35:08
        電話:188********
        地址:中國(四川)自由貿(mào)易試驗(yàn)區(qū)成都高新區(qū)世紀(jì)城南路599號天府軟件園D區(qū)6棟505號
        職位描述

        崗位職責(zé):
        1、根據(jù)部門的相關(guān)制度及流程,確認(rèn)產(chǎn)品的大邏輯需求;
        2、負(fù)責(zé)邏輯設(shè)計;
        3、負(fù)責(zé)大邏輯測試及產(chǎn)品聯(lián)試工作;
        4、負(fù)責(zé)技術(shù)支持工作;
        5、完成領(lǐng)導(dǎo)安排的其他工作。
        任職要求:
        1、電子工程、通信工程、自動化等相關(guān)專業(yè),本科或以上學(xué)歷,英語四級以上,能夠熟練閱讀和理解英文資料;
        2、具有DDR3、DDR4、RapidIO、PCIE、JESD204B等高速接口調(diào)試經(jīng)驗(yàn)優(yōu)先;
        3、本科2年以上,碩士1年以上的FPGA設(shè)計經(jīng)驗(yàn);熟練掌握Verilog/VHDL語言,具有較為復(fù)雜的邏輯設(shè)計經(jīng)驗(yàn),優(yōu)良的RTL代碼風(fēng)格;
        4、熟悉XILINX或ALTERAFPGA內(nèi)部結(jié)構(gòu),熟悉相關(guān)開發(fā)工具(Vivado,QuartusII,synplify,ModelSim等)和流程;
        5、具有一定的系統(tǒng)驗(yàn)證和調(diào)試經(jīng)驗(yàn),能夠根據(jù)設(shè)計目標(biāo)確定仿真驗(yàn)證和調(diào)試測試點(diǎn);
        6、具有良好的學(xué)習(xí)意識、團(tuán)隊意識、溝通能力。

        求職提醒:求職過程請勿繳納費(fèi)用,謹(jǐn)防詐騙!若信息不實(shí)請舉報。
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        8000-16000元/月
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        投遞簡歷
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